ĐÁNH GIÁ BỘ PHÂN XỬ MỨC ƯU TIÊN CỐ ĐỊNH VÀ ROUND ROBIN TRÊN PHẦN CỨNG FPGA SPARTAN 3E

Tóm tắt

Trong hệ thống trên chip (System on chip - SoC), việc có sự truy cập đồng thời từ nhiều nguồn (Source) hoặc nhiều Master đến cùng một Slave là việc thường xuyên xảy ra. Tuy nhiên, một Slave không thể đáp ứng đồng thời tất cả các truy cập cùng lúc mà chỉ có thể đáp ứng một cách tuần tự từng truy cập theo một thứ tự nhất định. Việc xác định truy cập nào thực hiện trước, truy cập nào thực hiện sau chính là “phân xử truy cập”. Thành phần thực hiện chức năng “phân xử truy cập” thường được gọi là bộ phân xử (arbiter). Trong đề tài này, nhóm tác giả tiến hành thiết kế bộ phân xử mức ưu tiên cố định và bộ phân xử Round Robin thực hiện hoạt động phân xử cho bốn Master và một Slave. Hai bộ phân xử sẽ được tổng hợp thiết kế bằng ngôn ngữ mô tả phần cứng Verilog trên phần mềm Xilinx ISE Design Suite 14.7. Thiết kế của hai bộ phân xử sau khi tổng hợp sẽ được kiểm tra và đánh giá bằng các testcase để so sánh về thuật toán và tốc độ phân xử. Sau cùng, nhóm tác giả tiến hành thực hiện hai bộ phân xử lên phần cứng Xilinx Spartan 3E để kiểm tra kết quả mô phỏng.